LVS：layout versus schematic ； 版图和电路原理图比对
确保所画版图与设计电路完全一致就是 LVS 工具要做的工作。

• 检查内容：
  1. 所有信号的电气连接关系是否一致
  2. 器件类型尺寸是否一致

LVS 不是一个简中地将版图与电路原理图进行比较的过程，它需要分两步完成：

1. 抽取：根据LVS抽取规则，抽取出由版图所确定的网表文件
   1. 需要注意的是，抽取的网表文件为晶体管级的SPICE网表，而电路为门级网表。因此该门级网表需要结合SPICE/CDL模型转化为SPICE网表，才能与抽取的网表进行逻辑等价性比较
2. 比较：将抽取出的网表与电路网表文件进行比较

电气连接关系检查：包括电源信号、地信号、输入、输出、以及器件所有连接节点。
如第二级反相器的输入与输出短接造成电路中 netl 成为同一节点（图 23) ，使电路总节点数减为 个，与网表中 个节点数目不 LVS 就会报错。告知我们电路中存在开路或短路问题。